CAD
Trousses de conception
- Paramètres techniques des couches du masque pour faciliter la création des schémas des circuits intégrés
- Consignes de vérification des règles de conception (VRC) pour vérifier que la topologie est conforme aux consignes de fabrication
- Schémas des composantes, modèles de simulation des circuits et règles d’extraction des topologies facilitant la simulation des topologies et des schémas électriques
- Des règles de topologie par opposition au schéma (TPOS) pour assister la vérification des conceptions (est-ce que le schéma et la topologie représentent le même circuit?)
- Des bibliothèques caractérisées de cellules logiques binaires, cellules analogues, plots d’entrée et sortie et plus de fiches techniques sur les cellules
- De nombreuses filières technologiques qui configurent les outils CAO correctement pour le lancement de la production, la configuration, l’entretien et la correction des bogues
- D’autres fiches technologiques, des scripts de filtrage et de la documentation sur l’exportation d’un patron des outils de Synopsys et l’importation dans les outils de Cadence
- Documentation pour assister l’utilisateur avec les différentes phases du processus de conception. Les modèles peuvent être saisis à l’aide de l’éditeur de topologies, l’éditeur de schémas, les éditeurs HDL (Verilog et VHDL) ou importés au moyen de GDSII, EDIF, Verilog ou VHDL. La sortie est habituellement une conception d’un circuit intégré en format GDSII, prêt à être fabriqué.
Toutes ces fonctionnalités permettent des conceptions entièrement ou partiellement sur mesure pour des circuits numériques, analogues et à signaux mixtes.
Les trousses de conception sont habituellement composées de filières technologiques et de bibliothèques de cellules logiques. Jumelées à l’outil de CAO, les trousses vous permettent de concevoir un circuit intégré à l’aide d’un procédé de fabrication donné. La conception et la topologie de circuits numériques et analogues sont habituellement prises en charge.
Trousses de technologies expérimentales ou émergentes
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires |
|---|---|
| Plateforme d’interposeur pour la trousse de conception du procédé pour l’intégration en 2.5D | Tanner L-Edit et S-Edit |
| Plateforme de capteurs électroniques (ESP) | Tanner L-Edit et Synopsys Sentaurus |
Trousses MEMS
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires | Nom (Version française sera disponible sous peu) |
Résumé |
|---|---|---|---|
| Teledyne DALSA MIDIS | Tanner L-Edit, Cadence, CoventorWare | Design Kit: Teledyne DALSA MIDIS Platform V1P4, for Tanner L-Edit | Plateforme de conception intégrée de MEMS de Teledyne DALSA pour des capteurs à inertie (MIDISMC), pour Tanner L-Edit. |
| Design Kit: Teledyne DALSA MIDIS Platform V1P4, for Cadence | Plateforme de conception intégrée de MEMS de Teledyne DALSA pour des capteurs à inertie (MIDISMC), pour Cadence | ||
| Design Kit: Teledyne DALSA MIDIS Platform V1P4, for Coventorware | Plateforme de conception intégrée de MEMS de Teledyne DALSA pour des capteurs à inertie (MIDISMC), pour CoventorWare | ||
| Design Guide: Teledyne DALSA MIDIS Platform V1P4 | Ce document fournit des informations et des règles de conception à utiliser pour la conception et la topologie physique des capteurs à inertie fabriqués à l’aide de la technologie de TELEDYNE DALSA pour le micro-usinage de plaquettes de silicium brut pour des capteurs à inertie de 1,5 μm, avec empagnetage aux dimensions des plaquettes de circuits intégrés (WLCSP) sous vide. |
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires | Nom (Version française sera disponible sous peu) |
Résumé |
|---|---|---|---|
| Micralyne MicraGEM-Si | Tanner L-Edit | Design Kit: Micralyne MicraGEM-Si™, for Tanner L-Edit | Micralyne MicraGEM-Si trousse de conception pour Tanner L-Edit |
| Design Handbook: Micralyne MicraGEM-Si™ (ICI-319) | Ce manuel de conception comporte un résumé des technologies et les règles de conception du procédé de fabrication de MEMS MicraGEM-Si. |
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires | Nom (Version française sera disponible sous peu) |
Résumé |
|---|---|---|---|
| MEMSCAP PiezoMUMPs | Tanner L-Edit, MEMS Pro, CoventorWar | Design Kit: PiezoMUMPs for Coventorware | Le procédé PiezoMUMPs de MEMSCAP a été lancé étant donné le nombre croissant de travaux de recherche et l’intérêt grandissant dans les dispositifs MEMS piézoélectriques. |
| Design Kit: MEMSCAP PiezoMUMPs Design Handbook | Le procédé PiezoMUMPs de MEMSCAP a été lancé étant donné le nombre croissant de travaux de recherche et l’intérêt grandissant dans les dispositifs MEMS piézoélectriques. | ||
| MEMSCAP PolyMUMPs | MEMS Pro, CoventorWare | Design Kit: PolyMUMPs MEMS Process for CoventorWare | Cette version comprend la trousse de conception pour le procédé de fabrication PolyMUMPs de MEMSCAP et l’outil de conception CoventorWare. |
| Design Kit: PolyMUMPs Design Handbook for MEMSPro | Guide de conception avec des détails techniques des procédés et des paramètres/règles de conception |
Trousses pour microsystèms
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires | Nom (Version française sera disponible sous peu) |
Résumé |
|---|---|---|---|
| TSMC 65 nm CMOS GP | Cadence | Design Kit: TSMC 65 nm CMOS GP – CRN65GP | Un procédé à basse consommation à signaux mixtes/RF 1P9M configuré pour 1,0/2,5 V et options de couches métalliques supérieures ultra-épaisses (34 kA) |
| Design Library: TSMC 65 nm GP IO Digital Libraries – tpfn65gpgv2od3 | Procédé CMOS générique à résolution de 65 nm de TSMC pour E/S numériques standards de 1,0 V/2,5 V | ||
| Design Library: TSMC 65 nm GP Standard Cell Libraries – tcbn65gplus | Bibliothèques de cellules courantes pour le procédé CMOS générique à résolution de 65 nm de TSMC de 1,0 V/2,5 V | ||
| Design Library: TSMC 65 nm GP Bond Pad Library – tpbn65v | Bibliothèque de plots de connexion pour le procédé CMOS générique à résolution de 65 nm de TSMC (à être utilisé avec tpzn65gpgv2) | ||
| TSMC 65 nm CMOS LP | Cadence | Design Kit: TSMC 65 nm CMOS LP – CRN65LP | Accès à une trousse de conception pour le procédé CMOS générique à résolution de 65 nm de TSMC — procédé à basse consommation de signaux mixtes/RF 1P9M configuré pour 1,2/2,5 V et options de couches métalliques supérieures ultra-épaisses (34 kA) |
| TSMC 0.13 µm CMOS | Cadence | ||
| TSMC 0.18 µm CMOS | Cadence | Design Kit: TSMC 0.18 µm CMOS Process | Un procédé CMOS à résolution de 0,18 µm utilisant comme substrat une seule couche de saliciure et des couches polyciures composées de six métaux. |
| Design Library: TSMC 0.18 µm CMOS Models | Modèles de circuit et de logique de divers fournisseurs, dont TSMC. | ||
| Design Library: ARM Digital Standard Cell and IO Libraries for TSMC 0.18 µm CMOS | Cellule courante d’ARM (anciennement Artisan) et les bibliothèques de circuits numériques ES pour le procédé CMOS 0,18 µm CM018 1,8 V/3,3 V de TSMC | ||
| Design Library: TSMC 0.18 µm CMOS Standard Cells Library – tsmc-cl018g_sc-x_2004q3v1 | Bibliothèque de cellules courantes pour le procédé CMOS à résolution de 0,18 µm CM018 1,8 V de TSMC | ||
| TSMC 0.35 µm CMOS | Cadence |
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires | Nom (Version française sera disponible sous peu) |
Résumé |
|---|---|---|---|
| STM 28 nm CMOS FD SOI | Cadence |
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires |
|---|---|
| AMS 0.35 µm CMOS | Cadence |
| Analog/Mixed Signal Design | Cadence |
Trousses photoniques
| Trousse ou processus de conception | Outils CAO pris en charge ou nécessaires |
|---|---|
| AMF Si Photonics | Siemens Pyxis |
| AMF Silicon Photonics | Siemens L-Edit Photonics |
| AMF Silicon Photonics for Industrial Use | Siemens L-Edit Photonics |
| ANT Silicon Photonics | Siemens L-Edit Photonics |
| CMC/CPFC III-V | Design Workshop dw-2000 |
| Silicon Photonics Design Platform | Luceda IPKISS.EDA, Tanner L-Edit |